Verilog HDL 入门指南

1. Verilog HDL 概述

Verilog HDL 是一种用于数字逻辑电路设计的硬件描述语言 (HDL)，它可以用来描述电路的行为和结构。通过 Verilog HDL，可以在不同的抽象级别上对电路进行建模和设计。

Verilog HDL 的特点：

1. 形式化描述：能够以形式化的方式描述电路的行为和结构。
2. 借用 C 语言语法：语法结构类似于 C 语言，易于学习和使用。
3. 多层次描述：支持从系统级到开关级的多层次描述。
4. 混合建模能力：在一个设计中，可以使用不同抽象级别的描述方式。
5. 规模无限制：语言对设计规模没有限制，适合从简单电路到复杂系统的描述。

Verilog HDL 的抽象级别：

1. 系统级 (System level)：描述模块外部性能，适合高层次设计。
2. 算法级 (Algorithmic level)：描述算法逻辑，使用高级语言结构实现。
3. 寄存器传输级 (RTL)：描述数据在寄存器之间的流动和处理。
4. 门级 (Gate level)：描述逻辑门及其连接。
5. 开关级 (Switch level)：描述晶体管和存储节点及其连接。

2. Verilog HDL 的基本结构

Verilog HDL 的基本设计单元是 模块 (module)，每个模块可以嵌套子模块，形成层次化设计。

模块的组成部分：

1. 端口定义：声明模块的输入、输出和双向端口。
2. 信号声明：定义模块内部的信号（如 wire 和 reg）。
3. 功能描述：通过连续赋值、过程块或子模块实例化实现模块的功能。
4. 模块结束：使用 endmodule 结束模块。

示例代码：

module example (a, b, c, d);
    input a, b, c;   // 输入端口
    output d;        // 输出端口
    wire x;          // 内部信号

    assign x = b & ~c; // 连续赋值
    assign d = a | x;  // 连续赋值
endmodule

模块的特点：

1. 每个 Verilog HDL 源文件中只能有一个顶层模块，其他模块为子模块。
2. 模块可以嵌套，形成层次化设计。
3. 程序书写格式自由，一行可以写多个语句，也可以将一个语句分成多行。

3. Verilog HDL 的语法

关键字：

• Verilog HDL 提供了一系列关键字，用于组织语言结构或定义门元件。
• 常见关键字包括：
  • 模块定义：module、endmodule
  • 端口声明：input、output、inout
  • 信号类型：wire、reg
  • 赋值语句：assign
  • 控制语句：if、else、case、for、while
  • 过程块：always、initial
  • 任务与函数：task、function

标识符：

• 标识符用于命名模块、端口、变量等。
• 命名规则：
  1. 可以包含字母、数字、下划线 _ 和 符号。
  2. 必须以字母或下划线开头，不能以数字或 开头。
  3. 区分大小写。
• 示例：
  • 合法：A_99_Z、Reset、_54MHz_Clock
  • 不合法：123a、module、7seg.v

4. Verilog HDL 的赋值语句

连续赋值 (assign)：

• 用于描述组合逻辑。
• 语法：assign <目标信号> = <表达式>;
• 特点：
  • 只能用于 wire 类型信号。
  • 一旦右侧表达式中的输入信号发生变化，左侧信号会立即更新。
• 示例：

  assign d = a & b;

过程赋值：

• 写在 always 或 initial 块中。
• 分为两种类型：
  1. 阻塞赋值 (=)：按顺序执行，适合组合逻辑。
  2. 非阻塞赋值 (<=)：并行执行，适合时序逻辑。
• 示例：

  always @(posedge clk) begin
    q <= d; // 非阻塞赋值
  end

5. Verilog HDL 的流程控制语句

条件语句：

1. if-else 语句：
   • 用于条件判断。
   • 示例：

     always @(*) begin
      if (a > b) begin
          max = a;
      end else begin
          max = b;
      end
     end

2. case 语句：
   • 用于多分支选择。
   • 示例：

     always @(*) begin
      case (sel)
          2'b00: out = d0;
          2'b01: out = d1;
          default: out = d2;
      endcase
     end

循环语句：

1. for 循环：用于固定次数的循环。
   • 示例：

     integer i;
     always @(*) begin
      for (i = 0; i < 8; i = i + 1) begin
          memory[i] = 0;
      end
     end

2. while 循环：用于条件为真的循环。
   • 示例：

     always @(*) begin
      while (data != 0) begin
          data = data >> 1;
      end
     end

6. Verilog HDL 的结构说明语句

always 块：

• 用于描述组合逻辑或时序逻辑。
• 示例：

  always @(posedge clk or posedge reset) begin
    if (reset) q <= 0;
    else q <= d;
  end

initial 块：

• 仅仿真时执行一次，用于初始化。
• 示例：

  initial begin
    clk = 0;
    reset = 1;
  end

task 和 function：

• 用于封装重复操作。
• 示例：

  task add;
    input [3:0] a, b;
    output [4:0] sum;
    begin
        sum = a + b;
    end
  endtask

7. Verilog HDL 的抽象级别

不同抽象级别的描述：

1. 系统级 (System level)：描述模块外部性能，适合高层次设计。
2. 算法级 (Algorithmic level)：描述算法逻辑，使用高级语言结构实现。
3. 寄存器传输级 (RTL)：描述数据在寄存器之间的流动和处理。
4. 门级 (Gate level)：描述逻辑门及其连接。
5. 开关级 (Switch level)：描述晶体管和存储节点及其连接。

建议：

• 算法级和RTL级描述适中，代码简单且易于综合，适合大多数设计。
• 门级描述适合对系统速度要求较高的场合，但不适合复杂系统。
• 系统级描述过于抽象，通常无法综合成具体的物理电路。

小结

Verilog HDL 是一种功能强大的硬件描述语言，支持多层次的电路建模和设计。通过模块化设计、灵活的语法和多种抽象级别的支持，Verilog HDL 能够满足从简单电路到复杂系统的设计需求。建议在实际设计中优先采用算法级和 RTL 级描述，以便于综合和优化。